Keysight ADS教學 - 模擬走線阻抗(均勻傳輸線)
Take-away:
- 介紹ADS-CILD設定。
- 利用ADS-CILD計算走線阻抗。
- 利用ADS-CILD掃參數，線寬vs阻抗。
- 在ADS電路中插入CILD建立的line type model。
(如下圖)
模擬傳輸線阻抗是工程師的基本技能，對於PKG/PCB架構的阻抗，
筆者建議採用採用Keysight公司的ADS軟體[連結]來模擬阻抗。
ADS的Controlled Impedance Line Designer(CILD)是一個2D field solver，可模擬外層microstrip、內層stripline、差分線，平面波導...等架構之阻抗，亦可模擬梯型走線、金屬粗糙面surface roughness、疊構材料causality material、Dk/Df...等。
便利的是，CILD可以透過sweep parameter的方式，輕鬆得到參數變異對走線特性的影響，例如線寬vs阻抗、Df vs loss...等。
最強的是，ADS可將建立好的傳輸線模型帶入ADS電路當中，可和PCB/connector/PKG model做串接，對於前期的pre-simulation非常有幫助。
以下將介紹ADS-CTLE的操作方式。
若有內層/外層走線的計算需求，Template可選board_4layer。
讀入substrate template後，可看到圖形化的4層板。
先在疊構厚度設定區，輸入PCB/PKG 金屬/介質/SolderMask厚度。
(如下圖)新增層數
新增層數是新手在CILD常碰到的難題。
在圖形化疊構區，右鍵點選Insert新增介質層後，在灰色薄層右鍵map conductor layer。
就完成新增一層介質和一層金屬。
接著設定疊構材料特性，設定Dk/Df。
在材料dielectric frequency dependent loss model上，若無特別需求，筆者建議用預設的Djordjevic model即可，可增加time domain模擬的收斂性。如想看Djordjevic model數學式，可見[連結]。
點選一下圖面上的金屬層，右手邊就會出現金屬層的相關設定。
可以說是該有的設定都到齊了，包含Surface Roughness, Trace Angel都有哦!
都設定好後，常見左下方出現Error導致無法儲存。
這原因為conductor layer中的name為undefined。
解決辦法: conductor layer中的name，任意選擇已建立的名子就可以了(亂選不影響模擬結果)。
改好後error就會自動消失。
設定好疊構後，儲存疊構。
阻抗模擬器就可以登場啦!
模擬出來的結果可以說是應有盡有。
包含了阻抗、loss、delay time、走線R/L/G/C、甚至連兩走線間的互感互容都有。
(如下圖)模擬外層差分線阻抗
(如下圖)模擬內層走線阻抗
ADS CILD有個便利個功能是掃參數。
點選Sweep後，將欲掃的參數打勾，可選擇線寬, 線距, 材料dk, 材料df。
模擬後，會跳出新視窗顯示結果，例如阻抗vs線寬、。
如果只需要計算阻抗，那麼CILD到此已經夠用了。
但CILD真正強大的是能將建立好的疊構/傳輸線帶入ADS電路中，以下將介紹如何使用
首先建立line type model。
例如想知道兩條外層走線之間的corsstalk有多嚴重，那麼就選擇建立2條線。
右手邊也有圖形界面，讓我們知道這是2條線的model。
左手邊選擇Tlines-LineType。
由於剛剛建立的是2條線的model，所以這選取2 LTline的模型。
例如想知道兩條線之間的corsstalk有多嚴重，線寬48um，線距只有50um，長度為48000um。
線寬/線距/線長在ADS電路中可以修改，但疊構厚度/材料/金屬梯形需回到CILD設定。
之後的就是ADS軟體的操作了，本篇筆者旨為介紹CILD，所以在此只稍微帶過。
接上termination後，我們就可得知兩條線之間的串擾，串擾隨著頻率上升而增加，在8GHz處串擾為-26dB。
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