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最近同事們討論為何TDR量測尾巴會往上爬。 這是儀器有問題嗎? 其實這是「有損」傳輸線的正常表現。 [阻抗不是恆定值] 大家應該不陌生傳輸線阻抗Z0=sqrt[(R+jwL)/(G+jwC)]。 此公式在電抗>>電阻時，也就是jwL>>R，jwC>>G，簡化為更常用的Z0=sqrt(L/C)。 兩者的差異在於      Z0=sqrt(L/C)，阻抗Z0「不隨頻率改變」      Z0=sqrt(R+jwL/G+jwC)，阻抗Z0「隨頻率改變」 簡化定性來看      Z0=sqrt(R+jwL/G+jwC)在「極高頻」為Z0=sqrt(L/C)      Z0=sqrt(R+jwL/G+jwC)在「極低頻」為Z0=sqrt(R/G)，通常會較「大」      如下圖模擬結果，頻率降低，Z0不斷上升。 [TDR為何往上爬] 之前文章中已討論過[ TDR的原理 ], [ 傳輸線模型 ]。 TDR中的電壓源是用step function，而此時域函數乃由寬頻組成。 也就是說，TDR的「高頻」看到了一組Z0值，「低頻」看到了更大的另一組Z0值。 舉例65 ohm的傳輸線      高頻比較快反應，所以先看到了65ohm      接著看到低頻結果，慢慢地65->70->75ohm往上爬 這就是讓TDR量測尾巴往上爬的原因，是有損傳輸線的正常現象。 [控制TDR持平、往上、往下] 有趣的問題來了 TDR只能往上嗎? 可能是平的/甚至往下掉嗎? 理想傳輸線、超導體PEC、超低損介質TDR波型如何呢? 理想傳輸線Ideal T.L.      Z0=sqrt(L/C)，其中L和C不隨頻率改變，所以低頻時Z0和高頻相同，TDR為定值。      如下圖，阻抗恆定為64.4ohm。 PEC      R~0，Z0=sqrt(R/G)，所以低頻時Z0幾乎由分母G主導，反而會讓Z0下降。      如下圖，阻抗由63...

         Take-away:  電容 器容值，和 「導體的幾何形狀」，「周圍的介電材料」相關。 電力線起於正電荷，終止於負電荷。 金屬互相越靠近，電容越大。 Maxwell電容矩陣有負號，SPICE電容矩陣沒有負號。 Maxwell電容矩陣、SPICE電容矩陣可互相轉換，GroundNet需定義清楚。 -----Start 電容器 杯子裝水       咖啡杯、馬克杯、大水桶，「容器幾何形狀」決定裝水大小。       但要給水龍頭，容器才有水儲存。 電容器裝電能       電容器C的大小取決於「導體的幾何形狀」，「周圍的介電材料」。       但要給電壓差在導體上，電容器才有電能儲存。       例如任意兩塊金屬靠近，但金屬不互相碰一起。       此兩塊金屬之間就能形成一個電容器，能存放電能(就像杯子能放水)。 C=Q/dV       兩塊金屬間給電壓差dV，感應出的電荷量Q，就是電容值大小。       將抽象能量具現化的秘訣就是「電力線起於正電荷，終止於負電荷」。       如下，畫出兩導體之間的電力線、正電荷、負電荷。 任意兩塊金屬之間都有電容器，有刻意設計和非刻意設計。 數量級 ●不刻意設計的Cap ~ pF        如信號pad/via寄生的Cap，兩訊號線之間的Cap， 50ohm傳輸線的對地容值Cap per inch 3pF。 ●刻意或不刻意設計PCB/PKG/DIE上的Cap ~ nF       如on-die cap, PCB/PKG Power Ground Plane Cap。 ●刻意設計的電容器元件Cap ~ uF       如MLCC, DIP cap。 NOTE: 電容 器容值，和 「導體的幾何形狀」，「周圍的介電材料」相關。 NOTE: 電...

      Take-away:  步驟1: 呼叫ADS內建TDR電路 步驟2: 接上待測物、設置TDR參數、按下模擬 步驟3: 得TDR結果 -----Start 筆者之前已詳細介紹過TDR原理 [連結] ，本篇介紹如何用Keysight ADS軟體做TDR分析。 只需要三個步驟，非常簡單。 (如下圖) 步驟1: 呼叫ADS內建TDR電路 ADS已有內建好的TDR電路，我們只需要點一下滑鼠就可輕鬆呼叫。 Insert => Template => ConvRespT (如下圖) 步驟2: 接上待測物、設置TDR參數、按下模擬 接上欲模擬的待測物(例如S參數)後，設置TDR參數 常用設定    trise:  0.35/頻寬    ZO: 50    Reference Line Delay: 100ps    magnitude: 1 (如下圖)步驟3: 得TDR結果 ADS完成模擬後，使用ADS內建TDR函數"tdr_step_imped(TDR,50)"， 便可看到TDR結果。 注意，TDR前200ps為reference line delay的效應，所以待測物的TDR結果是從200ps之後開始哦! (如下圖)差分訊號TDR 如果要看差分系統的TDR，只要更改以下設定就可以囉!    1. 待測物前後加上balun    2. ZO改為100    3. 函數tdr_step_imped(TDR,100) 有了ADS內建電路&函數的幫助，TDR模擬是不是變得超級簡單了呢 :D -----END

   Take-away:  介紹ADS-CILD設定 。 利用ADS-CILD計算走線阻抗 。 利用ADS-CILD掃參數，線寬vs阻抗 。 在ADS電路中插入CILD建立的line type model。 -----Start (如下圖) 模擬傳輸線阻抗是工程師的基本技能，對於PKG/PCB架構的阻抗， 筆者建議採用採用Keysight公司的ADS軟體[ 連結 ]來模擬阻抗。 ADS的Controlled Impedance Line Designer(CILD)是一個2D field solver，可模擬外層microstrip、內層stripline、差分線，平面波導...等架構之阻抗，亦可模擬梯型走線、金屬粗糙面surface roughness、疊構材料causality material、Dk/Df...等。 便利的是，CILD可以透過sweep parameter的方式，輕鬆得到參數變異對走線特性的影響，例如線寬vs阻抗、Df vs loss...等。 最強的是，ADS可將建立好的傳輸線模型帶入ADS電路當中，可和PCB/connector/PKG model做串接，對於前期的pre-simulation非常有幫助。 以下將介紹ADS-CTLE的操作方式。 (如下 圖) 建立substrate(stack-up) 若有內層/外層走線的計算需求，Template可選board_4layer。 (如下圖)設定疊構厚度 讀入substrate template後，可看到圖形化的4層板。 先在疊構厚度設定區，輸入PCB/PKG 金屬/介質/SolderMask厚度。 (如下圖) 新增層數 新增層數是新手在CILD常碰到的難題。 在圖形化疊構區，右鍵點選Insert新增介質層後，在灰色薄層右鍵map conductor layer。 就完成新增一層介質和一層金屬。 (如下圖)設定介質層材料Dk/Df 接著設定疊構材料特性，設定Dk/Df。 在材料dielectric frequency dependent loss model上，若無特別需求，筆者建議用預設的Djordjevic model即可，可增加time domain模擬的收斂性。如想看Djordjevic model數學式，可見[ 連結 ]。 (如下圖)設定金屬層 點選一下...

  Take-away:  使用TDR觀測阻抗時，需依照頻寬需求調整TDR risetime。 長PTH在高頻上為高阻抗。 降低PTH阻抗 方法有拉近P/N PTH、放置GND PTH在差分訊號周圍。 高速訊號上，PTH/BGA是一大關鍵，務必降低阻抗不連續。 -----Start 在IC封裝設計，CORE層相比PP層厚上許多，常見CORE層厚度為500/800/1200um，PP層厚度為20-35um。用於CORE層的過孔VIA為機鑽孔，又稱為PTH，而用於PP層為雷射孔。 (如下圖) PTH在整體PKG設計中，影響電性效果很多，原因如下。 PTH為非均勻傳輸線(non-uniform transmission line)，沒有一個固定的阻抗值。 PTH長度不短(500um-1200um)。 PTH和走線架構差異大，交界處會有不連續效應。 封裝上的高速訊號走線，我們常用core以上的層當主走線層，待走線fanout至BGA正上方時，再下PTH。除了layout設計上比較容易，也較能避免PTH間的coupling問題。 (如下圖) 筆者之前文章已探討過BGA的阻抗特性： 別讓GND鋪銅毀了你的訊號 那麼PTH阻抗特性為何呢? 這裡用TDR模擬來一探究竟。 舉800um的PTH為例，下圖為一對差分訊號TDR結果分布，觀測點為BGA。 阻抗結果顯示211ps低阻抗95ohm，225ps高阻抗105ohm。 此結果「似乎」不差，在100ohm的正負5%內。 (如下圖) 這時候有經驗的工程師一定會問 「目標訊號多快? 此模擬TDR rise time多少?」 沒錯，若我們目標是56Gbps NRZ，那麼50ps rise time的TDR是完全不夠的，速度太慢看不到高頻的反應。(50ps的TDR適用於約16Gbps NRZ) 所以我們將TDR rise time調整為更快的15ps，觀測點為BGA。 阻抗結果顯示207ps低阻抗87ohm，225ps高阻抗112ohm。 此時阻抗偏離100ohm已經超過10%。 TDR結果中， 207ps低阻抗87ohm為BGA結構對PKG GND Plane / GND Ball  / PCB GND plane夾出的大電容。 225ps高阻抗112ohm為PTH結構中段的電感效應，此時PTH中段離上層GND ...

Take-away:  封裝錫球PAD會有大電容效應，造成走線阻抗下抗，S11變差。 在走線旁鋪銅會造成走線阻抗下抗，S11變差。 -----Start (如下圖) PCB或者IC Package Desiner在設計完板子後，經常把空白地方鋪滿GND銅。這麼做原因可能為製作上鋪銅率的要求，或者用dynamic shape方便設計造成的結果，或者單純地只是習慣性動作。但在高速訊號上，GND可不能亂鋪! 以下將簡單介紹常見GND帶來的影響、以及改善方法。 (如下圖) 高速差分訊號上，我們會特別設計線寬線距來達到阻抗控制，經由模擬軟體可得知 100歐姆差分對，在此疊構下，線寬23um，線距52um。 (如下圖) 我們將此線寬線距套入封裝設計中，最後習慣性地將空白地方撲滿GND銅，圖為BOT和TOP層。 (如下圖) 畫好後，我們用3D模擬軟體檢驗封裝電性特性，並畫出 S21、S11。 S11約-13.5dB，顯示這不是一個很好的設計。(好的設計通常為-20dB以下) 接著我們用TDR測試觀察阻抗分布，觀察點為封裝BGA處。 可看到設計中充滿低阻抗，此走線設計遠低於我們的目標100歐姆。 甚麼原因造成低阻抗呢? 我們不是已經控制線寬線距來達到100歐姆了嗎? 為了解謎，我們須進一步『仔細』觀察封裝設計。 (如下圖) 在封裝BOT層，會擺放BGA錫球的PAD(尺寸為550um)，且PAD上會有錫球(如下圖箭頭)。 我們知道低阻抗是由大電容效應導致，而大電容代表結構中Signal和GND有大面積相鄰。 訊號錫球和BOT層的GND，會夾出大面積電容，導致低阻抗。 (如下圖) 常見解決錫球電容效應，就是擴大BOT層的Signal Pad Void。 拉大PAD錫球到GND的距離，減少電容性、提升阻抗。 (如下圖) 經過Pad Void改良設計後，我們再做一次模擬。 S11約-23.5dB，比起原本的-13.5dB，改善許多。 TDR方面，也平穩了許多，更靠近於目標100歐姆。 NOTE: 封裝錫球PAD會有大電容效應，造成走線阻抗下抗，S11變差。 由上圖得知，整體走線還是有低阻抗處，我們更進一步分析原因。 (如下圖) 我們仔細觀察封裝的設計，綠色的GND圍繞在藍色走線的周圍。 在做走線阻抗模擬時，應該將GND一併考慮進來。 (如下圖) 修正模擬結構如下，走線旁加入GND。...