SI/PI Taiwan

-----Start 本篇介紹電源PDN電性模型extraction流程。 以flipchip BGA型態的IC封裝為例(PCB的PDN extraction流程也相似)。 目標觀察頻段為DC到2GHz。 選擇的工具是Cadence的PowerSI軟體。 PowerSI是一套非常強大的電性extraction軟體，推薦大家使用[ 連結 ]。 (如下圖) 讀取layout Power SI支援各家不同layout格式。 包含Cadence自家的mcm/brd/sip，或者Mentor的pads等。 (如下圖) 疊構設定，新增bump/BGA層 打開疊構編輯(stackup)。 PowerSI已自動帶入layout檔的設定，包含四層板、最上方&下方的solder mask層。 但實際上，flipchip BGA型態的IC封裝，封裝上方會有bump錫球(如紅色)，封裝下方會有BGA錫球(如綠色)。若要將這些效應考慮進來，那必須在『疊構上/下各新增一層』。 (如下圖) 新增bump/BGA模型by via Bump和BGA錫球，實際形狀是球形，模擬上常用圓柱形來等效球形。 PKG/PCB上，via過孔也剛好是圓柱形，所以我們可『用via來模擬bump/BGA 』。 接著建立via過孔物理形狀，例如BGA球的直徑是500um，所以建立一個直徑500um的via，層數由L4到最底層。bump也用同樣手法建立，位於L1到最上層。 (如下圖) 在layout上長出bump/BGA 剛剛我們已新增bump/BGA疊構，也建立了bump/BGA的via物理模型。 接下來要在原本沒有bump/BGA的layout上長出bump/BGA。 如step1~2，我們選取要長出bump的點，並在step3-5長出via(bump)。 注意在step4中，因為bump位於最上層和L1之間，所以操作上要 『先點選最上層Plane01一次，再點選L1 Signal$1一次』，這樣代表我們要新增via在這兩層之間。 最後透過3D view，可看到bump/BGA已建立。 (如下圖) 設定ports 在layout長出bump和BGA後，接著設置port。 我們目標是在bump上方/BGA下方建立port。 筆者的習慣是先在 『bump上方/BGA下方建立元件』，然後再generate port。

        Take-away:  PDN頻域分析是個很好的分析過程，但最終還是需在時域觀察電壓抖動。 時域noise波型可看出頻域Z11共振點頻率 。 不同Z11 peak表現出不同時域波型，抑制方法也不同 。 若PDN在 f_res有明顯的共振，建議 模擬時間至少為 1/f_res，才能觀察到最大noise。 -----Start 上篇中我們看了Power的頻域分析[ 連結 ]。 PDN頻域分析是個非常有用的分析過程，但終究還是要回歸到時域。 因為時域上電壓抖動對訊號造成的影響，才是工程師最在意的。 NOTE: PDN頻域分析是個很好的分析過程，但最終還是需在時域 觀察 電壓抖動。 (如下圖)  下圖是頻域分析的PDN Z11，其中有兩個共振點，8MHz & 34MHz。 dV=dI*Z11 若抽載電流dI為寬頻電流，大家能猜到時域電壓noise的波型嗎? (如下圖) PDN時域noise波型 模擬電路由靜止到全載，抽載一電流0到5A之step current，其中rising time為2ns。 下圖為IC端bump點看到的電壓抖動。 可看出時域noise波型的確主要由8MHz和34MHz形成。 NOTE: 時域noise波型可看出頻域Z11共振點頻率。 (如下圖) PDN時域noise抑制 10ns~50ns為高頻響應，主要由34MHz peak決定。 100ns之後的damping，主要由8MHz peak決定。 若想改善電壓最低值(高一些)，那應該減小34MHz的peak，例如之前提過的換一顆ESL小的電容(但因電流為寬頻訊號，所以34MHz和8MHz其實都貢獻不小)。 若想改善電壓damping的強度(較快收斂)，那應該減小8MHz的peak，例如之前提過的改善PKG和PCB layout設計。 在此展現出，了解頻域Z11和時域波型的關聯後，再透過頻域Z11分析來找到適當的solution。 這樣的流程比起單純看時域波型找solution，效率大大提升了! NOTE: 不同Z11 peak表現出不同時域波型，抑制方法也不同 。 (如下圖) 模擬時間長度 上述的電壓noise波型中，只要模擬25nsec就足以可抓出最大noise。 若有一Z11分布如下，低頻的6.4MHz peak高於高頻peak(常發生於較大的IC電容Cdie)。 那只模擬